CHIPLET & ADVANCED PACKAGING

Tương lai của semiconductor có còn nằm ở việc thu nhỏ transistor?

Trong nhiều năm, câu chuyện của ngành bán dẫn gần như được kể bằng một công thức quen thuộc:

Transistor nhỏ hơn → nhiều transistor hơn → chip mạnh hơn.

Nhưng AI đang khiến công thức này trở nên không còn đủ.

Khi các hệ thống AI cần lượng compute và memory bandwidth ngày càng lớn, câu hỏi không chỉ còn là “transistor có thể nhỏ đến đâu?”, mà là:

Chúng ta có thể đưa bao nhiêu thành phần tính toán và bộ nhớ lại gần nhau đến mức nào?

Đó chính là nơi Chiplet và Advanced Packaging trở nên quan trọng.

1. Chiplet đang thay đổi cách chúng ta nghĩ về một “con chip”

Thay vì xây dựng một die khổng lồ chứa CPU, GPU, cache, I/O và nhiều chức năng khác, chiplet cho phép chia hệ thống thành các die nhỏ hơn, mỗi die đảm nhiệm một chức năng riêng rồi tích hợp chúng trong cùng một package.

Điều này mở ra một mô hình khá khác:

One big chip → Multiple specialized dies → One system

Lợi ích không chỉ nằm ở hiệu năng. Thiết kế chiplet có thể giúp tái sử dụng IP, kết hợp các process node khác nhau và tạo ra những cấu hình phù hợp với từng hệ thống.

Nhưng có một nghịch lý:

Chiplet giải quyết bài toán thiết kế bằng cách làm bài toán packaging khó hơn.

2. Advanced Packaging đang trở thành một phần của kiến trúc hệ thống

2.5D, 3D integration, silicon interposer, hybrid bonding, HBM...

Những thuật ngữ này trước đây thường nằm ở “phía sau” semiconductor design.

Giờ đây, chúng ngày càng ảnh hưởng trực tiếp đến system performance.

SEMI hiện cũng xem 2.5D/3D integration, chiplet architectures, co-packaged optics, thermal management và power management là những hướng quan trọng của advanced packaging cho AI/HPC.

Nói cách khác:

Package không còn đơn thuần là “cái hộp chứa chip”.

Nó đang trở thành một phần của chính hệ thống tính toán.

3. Nhưng Chiplet không phải “miễn phí”

Đây mới là phần đáng tranh luận.

Thêm nhiều die vào một package không tự động biến hệ thống thành một thiết kế tốt hơn.

Bạn phải giải quyết:

• Thermal management

• Power delivery

• Signal integrity

• Interconnect

• Yield

• Reliability

• Testing

• Manufacturing complexity

Và khi khoảng cách giữa các die giảm xuống, bài toán interconnect càng trở nên quan trọng.

UCIe đang được phát triển như một chuẩn kết nối die-to-die nhằm tạo ra hệ sinh thái chiplet có khả năng interoperability giữa nhiều nhà cung cấp. Phiên bản UCIe 3.0 hiện hỗ trợ tốc độ 48 và 64 GT/s.

Nhưng một chuẩn giao tiếp tốt không tự giải quyết được toàn bộ bài toán vật lý của package.

4. Vì vậy, “Moore's Law is dead” có lẽ là một cách nói quá đơn giản

Có thể vấn đề không phải là Moore's Law đã chết.

Mà là:

Transistor scaling không còn là biến số duy nhất quyết định system performance.

Trong thế hệ AI hardware mới, hiệu năng có thể phụ thuộc đồng thời vào:

Transistor → Architecture → Memory → Interconnect → Packaging → Cooling

Đây cũng là lý do advanced packaging đang được xem như một phần ngày càng quan trọng của AI computing, thay vì chỉ là công đoạn backend.

Và khi 2.5D tiến tới 3D integration, câu chuyện thậm chí còn thú vị hơn: nghiên cứu về UCIe-3D cho thấy interconnect với khoảng cách cực ngắn có thể tạo ra những trade-off rất khác về bandwidth, latency và power efficiency so với kết nối planar truyền thống.

Một câu hỏi đáng suy nghĩ

Nếu transistor scaling từng là động lực chính của semiconductor industry trong nhiều thập kỷ...

Liệu trong kỷ nguyên AI, “How we integrate chips” có trở nên quan trọng không kém “How we build chips”?

Có lẽ cuộc đua semiconductor tiếp theo sẽ không chỉ diễn ra trong fab.

Nó sẽ diễn ra giữa design, packaging, memory, interconnect, materials và thermal engineering — cùng lúc.

Nguồn: Tổng hợp